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[单选题]下列关于VHDL中信号说法不正确的是 选的答案
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下列关于VHDL中信号说法不正确的是 选项
单选题
2021-09-02 11:59
A、信号赋值可以有延迟时间，
B、信号除当前值外还有许多相关值，如历史信息等，变量只有当前值
C、信号可以是多个进程的全局信号
D、号值输入信号时采用代入符“：=”，而不是赋值符”<=”，同时信号可以附加延时。
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D
试题解析
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DSP原理及应用
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